Achyuth, G., Shah, Y. A., Vemuri, S. M., & (Ken), C. K. (2025). Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications. Electronics. https://doi.org/10.3390/electronics14163317
تم النسخ إلى الحافظة بنجاح
فشل النسخ إلى الحافظة
توثيق أسلوب شيكاغو (الطبعة السابعة عشر)
Achyuth, Gundrapally, Yatrik Ashish Shah, Sai Manohar Vemuri, و Choi Kyuwon (Ken). "Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications."
Electronics 2025. https://doi.org/10.3390/electronics14163317.
تم النسخ إلى الحافظة بنجاح
فشل النسخ إلى الحافظة
توثيق جمعية اللغة المعاصرة MLA (الإصدار التاسع)
Achyuth, Gundrapally, et al. "Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications."
Electronics, 2025, https://doi.org/10.3390/electronics14163317.
تم النسخ إلى الحافظة بنجاح
فشل النسخ إلى الحافظة
تحذير: قد لا تكون هذه الاستشهادات دائما دقيقة بنسبة 100%.