প্রচ্ছদ

FPGA Tool Suite Adds Native Static Timing Analysis

সংরক্ষণ করুন:
প্রকাশিত:Electronic Design vol. 53, no. 16 (Jul 21, 2005), p. 32.
প্রধান লেখক: Maliniak, David
প্রকাশিত:
Endeavor Business Media
বিষয়গুলি:
Actel Corp TransEDA Agilent EEsof EDA CriticalBlue
United States > US
Design engineering
Software packages
Electronic design automation
Manyproducts
Integrated circuits
Automation
Product introduction
Operating systems
Design
Designers
অনলাইন ব্যবহার করুন:Citation/Abstract
Full Text + Graphics
Full Text - PDF
ট্যাগগুলো: ট্যাগ যুক্ত করুন
কোনো ট্যাগ নেই, প্রথমজন হিসাবে ট্যাগ করুন!
সার সংক্ষেপ:TransEDA's Assertain is billed as a "verification closure-management tool." But it's also a way to derive metrics that can tell users when their verification process is truly complete. Assertain monitors, measures, and manages the verification process in one integrated environment.
আইএসএসএন:0013-4872
1944-9550
সম্পদ:Science Database