Ảnh bìa

FPGA Tool Suite Adds Native Static Timing Analysis

Đã lưu trong:
Xuất bản năm:Electronic Design vol. 53, no. 16 (Jul 21, 2005), p. 32.
Tác giả chính: Maliniak, David
Được phát hành:
Endeavor Business Media
Những chủ đề:
Actel Corp TransEDA Agilent EEsof EDA CriticalBlue
United States > US
Design engineering
Software packages
Electronic design automation
Manyproducts
Integrated circuits
Automation
Product introduction
Operating systems
Design
Designers
Truy cập trực tuyến:Citation/Abstract
Full Text + Graphics
Full Text - PDF
Các nhãn: Thêm thẻ
Không có thẻ, Là người đầu tiên thẻ bản ghi này!
Bài tóm tắt:TransEDA's Assertain is billed as a "verification closure-management tool." But it's also a way to derive metrics that can tell users when their verification process is truly complete. Assertain monitors, measures, and manages the verification process in one integrated environment.
số ISSN:0013-4872
1944-9550
Nguồn:Science Database