Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications

محفوظ في:

التفاصيل البيبلوغرافية
الحاوية / القاعدة:	Electronics vol. 14, no. 16 (2025), p. 3317-3329
المؤلف الرئيسي:	Achyuth, Gundrapally
مؤلفون آخرون:	Shah, Yatrik Ashish, Vemuri, Sai Manohar, Choi Kyuwon (Ken)
منشور في:	MDPI AG
الموضوعات:	Xilinx Inc Electric vehicles Applications programs Optimization techniques Artificial neural networks Optimization Mobile computing Mathematical functions Power management Unmanned aerial vehicles Field programmable gate arrays Object recognition Python Real time Constraints Surveillance systems Design techniques Efficiency
الوصول للمادة أونلاين:	Citation/Abstract Full Text + Graphics Full Text - PDF
الوسوم:	إضافة وسم لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!

كن أول من يترك تعليقا!