Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications

Uloženo v:

Podrobná bibliografie
Vydáno v:	Electronics vol. 14, no. 16 (2025), p. 3317-3329
Hlavní autor:	Achyuth, Gundrapally
Další autoři:	Shah, Yatrik Ashish, Vemuri, Sai Manohar, Choi Kyuwon (Ken)
Vydáno:	MDPI AG
Témata:	Xilinx Inc Electric vehicles Applications programs Optimization techniques Artificial neural networks Optimization Mobile computing Mathematical functions Power management Unmanned aerial vehicles Field programmable gate arrays Object recognition Python Real time Constraints Surveillance systems Design techniques Efficiency
On-line přístup:	Citation/Abstract Full Text + Graphics Full Text - PDF
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!

Buďte první, kdo okomentuje tento záznam!