Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications

Պահպանված է:

Մատենագիտական մանրամասներ
Հրատարակված է:	Electronics vol. 14, no. 16 (2025), p. 3317-3329
Հիմնական հեղինակ:	Achyuth, Gundrapally
Այլ հեղինակներ:	Shah, Yatrik Ashish, Vemuri, Sai Manohar, Choi Kyuwon (Ken)
Հրապարակվել է:	MDPI AG
Խորագրեր:	Xilinx Inc Electric vehicles Applications programs Optimization techniques Artificial neural networks Optimization Mobile computing Mathematical functions Power management Unmanned aerial vehicles Field programmable gate arrays Object recognition Python Real time Constraints Surveillance systems Design techniques Efficiency
Առցանց հասանելիություն:	Citation/Abstract Full Text + Graphics Full Text - PDF
Ցուցիչներ:	Ավելացրեք ցուցիչ Չկան պիտակներ, Եղեք առաջինը, ով նշում է այս գրառումը!

Եղիր առաջինը, ով թողնում է մեկնաբանություն!