Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications

Сохранить в:

Библиографические подробности
Опубликовано в::	Electronics vol. 14, no. 16 (2025), p. 3317-3329
Главный автор:	Achyuth, Gundrapally
Другие авторы:	Shah, Yatrik Ashish, Vemuri, Sai Manohar, Choi Kyuwon (Ken)
Опубликовано:	MDPI AG
Предметы:	Xilinx Inc Electric vehicles Applications programs Optimization techniques Artificial neural networks Optimization Mobile computing Mathematical functions Power management Unmanned aerial vehicles Field programmable gate arrays Object recognition Python Real time Constraints Surveillance systems Design techniques Efficiency
Online-ссылка:	Citation/Abstract Full Text + Graphics Full Text - PDF
Метки:	Добавить метку Нет меток, Требуется 1-ая метка записи!

Ваш комментарий будет первым!