Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications

Zapisane w:

Opis bibliograficzny
Wydane w:	Electronics vol. 14, no. 16 (2025), p. 3317-3329
1. autor:	Achyuth, Gundrapally
Kolejni autorzy:	Shah, Yatrik Ashish, Vemuri, Sai Manohar, Choi Kyuwon (Ken)
Wydane:	MDPI AG
Hasła przedmiotowe:	Xilinx Inc Electric vehicles Applications programs Optimization techniques Artificial neural networks Optimization Mobile computing Mathematical functions Power management Unmanned aerial vehicles Field programmable gate arrays Object recognition Python Real time Constraints Surveillance systems Design techniques Efficiency
Dostęp online:	Citation/Abstract Full Text + Graphics Full Text - PDF
Etykiety:	Dodaj etykietę Nie ma etykietki, Dołącz pierwszą etykiete!

Napisz pierwszy komentarz!