Hardware Accelerator Design by Using RT-Level Power Optimization Techniques on FPGA for Future AI Mobile Applications

Tallennettuna:

Bibliografiset tiedot
Julkaisussa:	Electronics vol. 14, no. 16 (2025), p. 3317-3329
Päätekijä:	Achyuth, Gundrapally
Muut tekijät:	Shah, Yatrik Ashish, Vemuri, Sai Manohar, Choi Kyuwon (Ken)
Julkaistu:	MDPI AG
Aiheet:	Xilinx Inc Electric vehicles Applications programs Optimization techniques Artificial neural networks Optimization Mobile computing Mathematical functions Power management Unmanned aerial vehicles Field programmable gate arrays Object recognition Python Real time Constraints Surveillance systems Design techniques Efficiency
Linkit:	Citation/Abstract Full Text + Graphics Full Text - PDF
Tagit:	Lisää tagi Ei tageja, Lisää ensimmäinen tagi!

Lisää ensimmäinen kommentti!